FPGA 设计基础
Essentials of FPGA Design

课程说明

利用 ISE® 软件工具实现设计并深刻理解 Xilinx FPGA 架构。从专业人士那里获得最佳设计实践经验，并了解 Xilinx 设计流程的细节。

本课程介绍了 ISE 软件11.1的特性，如 Architecture Wizard、PlanAhead™ 软件、PinAhead 和约束编辑器。其它专题包括 FPGA 架构、良好的设计原则、了解报告内容和全局时序约束。

培训时间

1天

课程对象

具备 HDL（VHDL 或 Verilog）应用知识的数字设计者和对 Xilinx FPGA 了解不多的人员

推荐 REL

1. FPGA 基本架构：Architecture Wizard 和 PinAhead

必备条件

1. HDL 应用知识（VHDL 或 Verilog）
2. 数字设计经验

其它可选 REL

1. 基本 HDL 编码技术（第1部分和第2部分）
2. Spartan-3 FPGA HDL 编码技术（第1部分和第2部分）
3. Virtex-5 FPGA HDL 编码技术 REL（第1部分和第2部分）

软件工具

1. Xilinx ISE Design Suite: System Edition 11.1

获得的技能

完成此次全面的培训后，您将拥有完成下列操作所需的技能：

1. 利用 Virtex®-5 FPGA 的主要特性
2. 利用 Xilinx 项目浏览器（Project Navigator）来实现和仿真 FPGA 设计
3. 阅读报告，并确定是否满足了设计目标
4. 利用 Architecture Wizard 来创建 DCM 例示
5. 利用 PlanAhead 工具和 PinAhead 实现出色的引脚分配
6. 利用 Xilinx 约束编辑器来输入全局时序约束

课程概要

1. 课程安排
2. FPGA 基本架构
3. Xilinx 工具流程
4. 实验1：Xilinx 工具流程
5. 阅读报告
6. 实验2：Architecture Wizard 和 PlanAhead 工具
7. 实验3：利用 PinAhead 实现 I/O 引脚预分配
8. 全局时序约束
9. 实验4：全局时序约束
10. 同步设计技术
11. 课程总结

实验说明

1. 实验1：Xilinx 工具流程 - 在 ISE 项目浏览器中创新新项目，利用 ISE 仿真器进行行为仿真。利用默认软件选项实现设计，并将其下载到 Spartan®-3E FPGA 1600 演示板上。
2. 实验2：Architecture Wizard 和 PlanAhead 工具 - 利用 Architecture Wizard 来定制 DCM，并将您的时钟资源整合到设计中。利用 PlanAhead 工具分配引脚位置，并利用 ISE 软件中的项目浏览器实现设计。
3. 实验3：利用 PinAhead 实现 I/O 引脚预分配 - 本实验介绍了利用 PinAhead 进行出色的 I/O 引脚分配方面的基础知识。进行加权平均同步转换输出（WASSO）分析来避免触底反弹，并利用设计规则检查器来按照 I/O banking 规则行事。
4. 实验4：全局时序约束 - 使用 Xilinx 约束编辑器输入全局时序约束。回顾映像后静态时序报告来验证时序约束是否真实。使用布局布线后静态时序报告，决定每个时序约束的最长约束路径。